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    一種用於提升資料讀寫可靠度的NAND型快閃記憶體，其包括：一半導體基板單元、一基層單元、及多個資料儲存單元。半導體基板單元包括一半導體基板。基層單元包括一成形於半導體基板上的第一介電層。上述多個資料儲存單元彼此相鄰且成形於第一介電層上。每一個資料儲存單元包括至少兩個成形於第一介電層上的浮置閘極、一成形於第一介電層上且位於兩個浮置閘極之間的第二介電層、至少一成形於兩個浮置閘極上及第二介電層上的閘間介電層、至少一成形於第三介電層上的控制閘極、及一成形於第一介電層上且圍繞並緊連兩個浮置閘極、閘間介電層、及控制閘極的第三介電層。
    公开号:TW201306183A
    申请号:TW100126963
    申请日:2011-07-29
    公开日:2013-02-01
    发明作者:Tzung-Han Lee；Chung-Lin Huang；Ron-Fu Chu
    申请人:Inotera Memories Inc；
    IPC主号:H01L29-00
    专利说明:
    用於提升資料讀寫可靠度的NAND型快閃記憶體
    本發明係有關於一種NAND型(反及閘型)快閃記憶體，尤指一種用於提升資料讀寫可靠度的NAND型快閃記憶體。
    快閃記憶體(Flash Memory)為一非揮發性的記憶體，在電源關閉時仍可保存先前寫入的資料。與其他儲存媒體(如硬碟、軟碟或磁帶等)比較，快閃記憶體有體積小、重量輕、防震動、存取時無機械動作延遲與低耗電等特性。由於快閃記憶體的這些特性，因此近年來消費性電子產品、嵌入式系統或可攜式電腦等資料儲存媒體皆大量採用。
    快閃記憶體主要可分兩種：NOR型快閃記憶體與NAND型快閃記憶體。NOR型快閃記憶體的優點為低電壓、存取快且穩定性高，因此已被大量應用於可攜式電子裝置及電子通訊裝置，諸如個人電腦、行動電話、個人數位助理以及轉頻器等。NAND型快閃記憶體是專門為資料儲存用途而設計之快閃記憶體，通常應用於儲存並保存大量的資料的儲存媒介，如可攜式記憶卡。當快閃記憶體在執行寫入、抹除及讀取運作時，可透過內部的電容耦合有效地控制漂浮閘上電荷的移動，進而使得該漂浮閘可根據該電荷的移動而決定下層電晶體的閥值電壓。換言之，當負電子注入該漂浮閘時，該漂浮閘的儲存狀態便會從1變成0；而當負電子從該漂浮閘移走後，該漂浮閘的儲存狀態便會從0變成1。
    NAND快閃記憶體內部由多個區塊所組成。每一區塊包含多個頁，每一頁則可分為資料儲存區以及備用區，資料儲存區的資料容量可為512個位元組，用來儲存使用資料，備用區的資料容量可為64個位元組，用來儲存錯誤修正碼。與NOR型快閃記憶體不同，NAND型快閃記憶體之讀取與寫入單位皆為一個頁，資料讀寫的動作必須先向晶片發出讀取或寫入指令後才可進行。
    NAND快閃記憶體可分為兩種：一種是多值式快閃記憶體，另一種則是單值式快閃記憶體。NAND快閃記憶體實體記憶單元包含一浮動閘極、一源極、一汲極以及一閘極。當電荷由源極流入實體記憶單元時，浮動閘極儲存不同電位的電荷而使得實體記憶單元的臨界電壓變動，以呈現出不同的存儲狀態。
    本發明實施例在於提供一種NAND型快閃記憶體，其可用於提升資料讀寫的可靠度。
    本發明實施例提供一種用於提升資料讀寫可靠度的NAND型快閃記憶體，其包括：一半導體基板單元、一基層單元、及多個資料儲存單元。半導體基板單元包括一半導體基板。基層單元包括一成形於半導體基板上的第一介電層。上述多個資料儲存單元彼此相鄰且透過半導體製程以成形於第一介電層上，其中每一個資料儲存單元包括至少兩個成形於第一介電層上且彼此分離一預定距離的浮置閘極、一成形於第一介電層上且位於兩個浮置閘極之間的第二介電層、至少一成形於兩個浮置閘極上及第二介電層上的閘間介電層、至少一成形於第三介電層上的控制閘極、及一成形於第一介電層上且圍繞並緊連兩個浮置閘極、閘間介電層、及控制閘極的第三介電層。
    綜上所述，本發明實施例所提供的NAND型快閃記憶體，其可透過“每一個資料儲存單元包括有至少兩個浮置閘極、至少一個閘間介電層、及至少一個控制閘極”的設計，以使得本發明的NAND型快閃記憶體的資料讀寫可靠度(例如讀寫的循環次數或使用壽命)可以被有效提升。
    為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
    請參閱圖1所示，本發明提供一種用於提升資料讀寫可靠度的NAND型(反及閘型)快閃記憶體，其包括：一半導體基板單元1、一基層單元2、及多個資料儲存單元3。
    其中，半導體基板單元1包括一半導體基板10。舉例來說，半導體基板10可為一矽基板或任何由半導體製程所形成的基板。另外，基層單元2包括一成形於半導體基板10上的第一介電層20。舉例來說，第一介電層20可為一氧化層或任何由半導體製程所形成的絕緣層。
    再者，上述多個資料儲存單元3彼此相鄰且透過半導體製程以成形於第一介電層20上。上述多個資料儲存單元3可依序電性串連以形成一NAND串(列)，此NAND串(列)的兩側分別為一源極區(source zone)及汲極區(drain zone)。另外，每一個資料儲存單元3可包括：至少兩個浮置閘極30(floating gate)、一第二介電層31、至少一閘間介電層32、至少一控制閘極33(control gate)、及一第三介電層34。此外，兩個浮置閘極30皆可成形於第一介電層20上且彼此分離一預定距離。第二介電層31可成形於第一介電層20上且位於兩個浮置閘極30之間。閘間介電層32可成形於兩個浮置閘極30上及第二介電層31上。控制閘極33可成形於第三介電層34上。第三介電層34可成形於第一介電層20上且圍繞並緊連兩個浮置閘極30、閘間介電層32、及控制閘極33。換言之，兩個浮置閘極30、閘間介電層32、及控制閘極33同時被第三介電層34所圍繞，且第三介電層34同時接觸每一個浮置閘極30的部分周圍表面、閘間介電層32的周圍表面、及控制閘極33的周圍表面。
    舉例來說，第一介電層20、第二介電層31、及第三介電層34皆可為氧化層或任何由半導體製程所形成的絕緣層。再者，閘間介電層32可包括：一成形於兩個浮置閘極30上及第二介電層31上的第一氧化層321、一成形於第一氧化層321上的氮化層322、及一成形於氮化層322上的第二氧化層323，因此閘間介電層32可為一ONO層。每一個浮置閘極30可被第一介電層20、第二介電層31、第三介電層34、及閘間介電層32所包覆。控制閘極33的底面與周圍表面分別被閘間介電層32與第三介電層34所覆蓋，且控制閘極33的頂面被裸露出來。
    請參閱圖2所示，當提供一正電壓(+V1)給其中一資料儲存單元3的控制閘極33時，多個負電子(e-)可藉由穿過第一介電層20的方式，從半導體基板10移動到上述其中一資料儲存單元3的兩個浮置閘極30內，以完成資料寫入的動作。同一時間，當分別提供另外兩個正電壓(+V2、+V3)給另外兩個鄰近的資料儲存單元3的兩個控制閘極33時(此時其他資料儲存單元3處於接地(GND)狀態)，上述兩個鄰近的資料儲存單元3的兩個控制閘極33可作為兩個協助閘極(assist gate)，以分別與上述其中一資料儲存單元3的兩個浮置閘極30產生電性耦合。因此，每一個或任一個資料儲存單元3的至少兩個浮置閘極30可分別與左右相鄰的兩個資料儲存單元3的兩個控制閘極33產生電性耦合(如圖2中兩個分別從兩個控制閘極32朝向兩個浮置閘極30的箭頭所示)。
    換言之，換言之，因為正電壓(+V1)可提供給上述其中一個資料儲存單元3的控制閘極32，以使得上述其中一個資料儲存單元3的控制閘極32可直接與兩個相對應的浮置閘極30產生電性耦合。另外，因為兩個可作為耦合電壓的正電壓(+V2、+V3)亦可分別提供給上述左右相鄰的兩個資料儲存單元3的兩個控制閘極32，以使得上述左右相鄰的兩個資料儲存單元3的兩個控制閘極32可以分別與上述其中一個資料儲存單元3的兩個浮置閘極30產生電性耦合。
    請參閱圖3所示，當提供負電壓(-V)給每一個資料儲存單元3的控制閘極33時，多個負電子(e-)可藉由穿過第一介電層20的方式，從每一個資料儲存單元3的兩個浮置閘極30移動到半導體基板10內，以完成資料抹除的動作。
    再者，本發明可為一垂直堆疊閘式結構，在這種結構中，一個名為「浮置閘極」的電極，其絕緣地夾在下方的穿隧絕緣層與上方的閘間絕緣層之間。一個名為「控制閘極」的電極堆疊在閘間絕緣層上。在某些實施例中，還有選擇閘極，用在致動一記憶胞群組。穿隧絕緣層(於浮置閘極下)之下通常會有一半導體通道區，其具有相反的源極區與汲極區，以用於定義出一多重閘極電晶體。由於堆疊閘極記憶胞各層的堆疊方式，閘間絕緣層至少會夾在控制閘極與浮置閘極之間。通常閘間絕緣層會包含一系列不同的介電材料。一般的組合依序是氧化矽、氮化矽與再一層的氧化矽，因此稱之為ONO。
    即使當外加電力關閉的時候，堆疊閘極記憶胞中絕緣地隔絕的浮置閘極可用來儲存相對準確數量的電荷，且保存所儲存的電荷量。我們可以用儲存在浮置閘極的電荷量來定義記憶胞的資料狀態。將額外的電荷移入浮置閘極將可改變記憶胞的資料狀態，這代表第一資料狀態；將電荷移出浮置閘極代表另一種資料狀態。將電荷注入或移出浮置閘極，可以有不同的機制，包括有熱載子注入(hot carrier injection)和/或FN穿隧效應(Fowler-Nordheim tunneling)。
    對控制閘極施加記憶胞讀取電壓，可以探測出浮置閘極是帶電荷或者未帶電荷的狀態。當浮置閘極處在第一資料狀態下，這個記憶胞讀取電壓的選定於記憶胞源極區與汲極區之間會產生第一大小的導電電流，而當浮置閘極處於另一種程式化的狀態之下，源極區與汲極區之間不會產生電流或是有不同大小的電流通過。有些元件在每個記憶胞儲存多位元資料，其中陷於浮置閘極中每種不同的電荷量，代表了不同的多位元模式。資料寫入和/或抹除操作期間，在控制閘極施加一較大的電壓，因此於浮置閘極與一個或是更多記憶胞內的電極區域(包括源極區與汲極區)之間誘發產生FN穿隧效應和/或其他電荷轉移機制是很常見的。
    對於浮置閘極類型的記憶胞(如堆疊閘極記憶胞)產生各種讀取與寫入/抹除操作的效果來說，建立一個適當的電場強度模式跨越絕緣層是非常重要的，尤其是對於儲存電荷的浮置閘極附近的那些絕緣層。這些電場可能是由記憶胞控制閘極、汲極、源極和/或基底等區域所產生之相對應的適當電壓所建立起來的。熟悉此技藝者會知道絕緣層(介電層)的電場強度(E)通常會是電壓差(V)除以介電層厚度(d)再乘以介電常數(k)的函數(E=kV/d)。電容耦合(C)是平板面積除以介電層厚度(d)的函數(C=f(kA/d))。為了在每一批大量製造的元件得到相同的一致的結果，在大量製造當中，對於記憶胞形成前的平板面積、介電層厚度以及每個記憶胞的浮置閘極附近各種介電層的介電常數保持精確的控制，是非常重要的，因而在某特定控制閘極電壓值之下，元件與元件間會得到相同的結果。換言之，一批大量生產的元件與下一批大量生產的元件之間，在沒有過量的漏電流下，控制閘極、浮置閘極、源極、汲極與基底間量測出來的電容耦合應該會是相同的。 [實施例的可能功效]
    綜上所述，本發明實施例所提供的NAND型快閃記憶體，其可透過“每一個資料儲存單元包括有至少兩個浮置閘極、至少一個閘間介電層、及至少一個控制閘極”的設計，以使得本發明的NAND型快閃記憶體的資料讀寫可靠度(例如讀寫的循環次數或使用壽命)可以被有效提升。
    以上所述僅為本發明之較佳可行實施例，非因此侷限本發明之專利範圍，故舉凡運用本發明說明書及圖式內容所為之等效技術變化，均包含於本發明之範圍內。
    1．．．半導體基板單元
    10．．．半導體基板
    2．．．基層單元
    20．．．第一介電層
    3．．．資料儲存單元
    30．．．浮置閘極
    31．．．第二介電層
    32．．．閘間介電層
    321．．．第一氧化層
    322．．．氮化層
    323．．．第二氧化層
    33．．．控制閘極
    34．．．第三介電層
    +V1．．．正電壓
    +V2．．．正電壓
    +V3．．．正電壓
    -V．．．負電壓
    e-．．．負電子
    GND．．．接地
    圖1為本發明用於提升資料讀寫可靠度的NAND型快閃記憶體的側視示意圖；
    圖2為本發明用於提升資料讀寫可靠度的NAND型快閃記憶體進行資料寫入模式(write mode)的側視示意圖；以及
    圖3為本發明用於提升資料讀寫可靠度的NAND型快閃記憶體進行資料抹除模式(erase mode)的側視示意圖。
    1．．．半導體基板單元
    10．．．半導體基板
    2．．．基層單元
    20．．．第一介電層
    3．．．資料儲存單元
    30．．．浮置閘極
    31．．．第二介電層
    32．．．閘間介電層
    321．．．第一氧化層
    322．．．氮化層
    323．．．第二氧化層
    33．．．控制閘極
    34．．．第三介電層
    权利要求:
    Claims (10)
    [1] 一種用於提升資料讀寫可靠度的NAND型快閃記憶體，其包括：一半導體基板單元，其包括一半導體基板；一基層單元，其包括一成形於該半導體基板上的第一介電層；以及多個資料儲存單元，其彼此相鄰且透過半導體製程以成形於該第一介電層上，其中每一個資料儲存單元包括至少兩個成形於該第一介電層上且彼此分離一預定距離的浮置閘極、一成形於該第一介電層上且位於上述至少兩個浮置閘極之間的第二介電層、至少一成形於上述至少兩個浮置閘極上及該第二介電層上的閘間介電層、至少一成形於上述至少一第三介電層上的控制閘極、及一成形於該第一介電層上且圍繞並緊連上述至少兩個浮置閘極、上述至少一閘間介電層、及上述至少一控制閘極的第三介電層。
    [2] 如申請專利範圍第1項所述之用於提升資料讀寫可靠度的NAND型快閃記憶體，其中該半導體基板為矽基板，且該第一介電層、該第二介電層、及該第三介電層皆為氧化矽層。
    [3] 如申請專利範圍第1項所述之用於提升資料讀寫可靠度的NAND型快閃記憶體，其中上述至少一閘間介電層包括：一成形於上述至少兩個浮置閘極上及該第二介電層上的第一氧化層、一成形於該第一氧化層上的氮化層、及一成形於該氮化層上的第二氧化層。
    [4] 如申請專利範圍第1項所述之用於提升資料讀寫可靠度的NAND型快閃記憶體，其中每一個浮置閘極被該第一介電層、該第二介電層、該第三介電層、及上述至少一閘間介電層所包覆。
    [5] 如申請專利範圍第1項所述之用於提升資料讀寫可靠度的NAND型快閃記憶體，其中上述至少一控制閘極的底面與周圍表面分別被上述至少一閘間介電層與該第三介電層所覆蓋，且上述至少一控制閘極的頂面被裸露出來。
    [6] 一種用於提升資料讀寫可靠度的NAND型快閃記憶體，其包括：一半導體基板單元，其包括一半導體基板；一基層單元，其包括一成形於該半導體基板上的第一介電層；以及多個資料儲存單元，其彼此相鄰且透過半導體製程以成形於該第一介電層上，其中每一個資料儲存單元包括至少兩個成形於該第一介電層上且彼此分離一預定距離的浮置閘極、一成形於該第一介電層上且位於上述至少兩個浮置閘極之間的第二介電層、至少一成形於上述至少兩個浮置閘極上及該第二介電層上的閘間介電層、至少一成形於上述至少一第三介電層上的控制閘極、及一成形於該第一介電層上且圍繞並緊連上述至少兩個浮置閘極、上述至少一閘間介電層、及上述至少一控制閘極的第三介電層，其中每一個資料儲存單元的至少兩個浮置閘極分別與左右相鄰的兩個資料儲存單元的兩個控制閘極產生電性耦合。
    [7] 如申請專利範圍第6項所述之用於提升資料讀寫可靠度的NAND型快閃記憶體，其中該半導體基板為矽基板，且該第一介電層、該第二介電層、及該第三介電層皆為氧化矽層。
    [8] 如申請專利範圍第6項所述之用於提升資料讀寫可靠度的NAND型快閃記憶體，其中上述至少一閘間介電層包括：一成形於上述至少兩個浮置閘極上及該第二介電層上的第一氧化層、一成形於該第一氧化層上的氮化層、及一成形於該氮化層上的第二氧化層。
    [9] 如申請專利範圍第6項所述之用於提升資料讀寫可靠度的NAND型快閃記憶體，其中每一個浮置閘極被該第一介電層、該第二介電層、該第三介電層、及上述至少一閘間介電層所包覆。
    [10] 如申請專利範圍第6項所述之用於提升資料讀寫可靠度的NAND型快閃記憶體，其中上述至少一控制閘極的底面與周圍表面分別被上述至少一閘間介電層與該第三介電層所覆蓋，且上述至少一控制閘極的頂面被裸露出來。
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